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炬力集成筆試
大家看看，共同進步
珠海炬力筆試題（部分、答案僅供參考）
Qing Gao shou zhi jiao
1． 降低NMOS的開啟電壓VT的方法，哪種無效？ C
A. 減少襯底的P型摻雜濃度
B. 減少氧化層厚度
C. 增加源漏極的N型摻雜濃度
D. 減少溝道長度
2． IO PAD 的設計，一般不常考慮的因素 D
A. ESD特性
B. 驅動能力
C. 施密特觸發器
D. 襯偏效應
3． 邏輯電路低功耗設計中，無效的方法 C
A. 采用慢速設計
B. 減少信號翻轉
C. 減少IC面積
D. 采用較慢速的時鐘。
1． 寫出序列探測器“11000”的RTL代碼。
module(data_in,reset,clk,find);
input data_in,reset,clk;
output data_out;
parameter S0=0,S1=1,S2=2,S3=3,S4=4;
reg[2:0] state;
wire[2:0]next_state;
assign find=0;
always @(state)
case(state)
S0: begin
find=0;
if(data_in)
next_state=S1;
else
next_state=S0;
end
S1: begin
find=0;
if(data_in)
next_state=S2;
else
next_state=S0;
end
S2: begin
find=0;
if(!data_in)
next_state=S3;
else
next_state=S0;
end
S3: begin
find=0;
if(!data_in)
next_state=S4;
else
next_state=S0;
end
S4: begin
if(!data_in)
find=1;
else
find=0;
next_state=S0;
endcase
always@(posedge clk or negedge reset)
if(!reset)
begin
state<=S0;
end
else
stata<=next_state;
endmodule
下午做了珠海炬力的筆試題
投的技術支持工程師，發下兩套卷子，硬件和軟件
匆匆翻了一下軟件，好多看著都很陌生，于是就答硬件題
主要考的內容：
1.char s[]="ab ";
char *p=s;
問：*(p+1)=? *(p+2)=?
2.一道電路圖的題，最后讓求某一段的電壓u
3.卷積的題
4.單片機中存儲器RAM需要幾個片子，幾根地址線？
5.給出一個十進制的數，讓求二進制的數？
6.給出一個放大電路，讓求一些電流關系
7.給出兩個函數的圖形，利用傅立葉變換的性質來求一個函數的傅立葉函數
8.數字電路的上升沿和下降沿有時會出現明顯的振鈴現象，負載端為了得到較理想的矩形，可使用什么觸發器？
9.求一個由兩個放大器組成的放大電路，求其中的電壓關系。（很好做）
10.什么是競爭與冒險現象，怎么判斷，如何消除？
在組合邏輯電路中，由于輸入信號經過的線路不同，導致到達輸入端時不同步叫做競爭，而由于競爭導致的毛刺叫冒險
判斷：看布爾表達式中是否存在相反的信號，消除措施：1.在外電路加電容 2.在布爾表達式中加消去項 3.引入選通
11.同步電路和異步電路的區別是什么？
同步電路：存儲電路中所有觸發器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發器的狀態的變化都與所加的時鐘脈沖信號同步。
異步電路：電路沒有統一的時鐘，有些觸發器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發器的狀態變化與時鐘脈沖同步，而其他的觸發器的狀態變化不與時鐘脈沖同步。
同步電路和異步電路的區別是什么？（仕蘭微電子）
解答：同步電路是說電路里的時鐘相互之間是同步 的，同步的含義不只局限于同一個CLOCK，而是容許有多個CLOCK，這些CLOCK的周期有倍數關系并且相互之間的相位關系是固定的就可以，比如， 10ns, 5ns, 2.5ns 三個CLOCK的電路是同步電路。我們現在的綜合，STA都是針對同步電路的。
異步電路是指CLOCK之間沒有倍數關系或者相互之間的相位關系不是固定的，比如5ns, 3ns 兩個CLOCK是異步的。異步電路無法作真正意義上的綜合及STA，如果在同步電路里夾雜有異步電路，就set_flase_path。所以異步電路只有 靠仿真來檢查電路正確與否。
異步電路主要是組合邏輯電路，用于產生地址譯碼器、ＦＩＦＯ或ＲＡＭ的讀寫控制信號脈沖，但它同時也用在時序電路中，此時它沒有統一的時鐘，狀態變化的時刻 是不穩定的，通常輸入信號只在電路處于穩定狀態時才發生變化。也就是說一個時刻允許一個輸入發生變化，以避免輸入信號之間造成的競爭冒險。電路的穩定需要 有可靠的建立時間和持時間，待下面介紹。
同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘ＣＬＫ，而所 有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。比如Ｄ觸發器，當上升延到來時，寄存器把Ｄ端的電平傳到Ｑ輸出端。
下面介紹一下建立保持時間的問題。建立時間(ｔｓｕ)是指在觸發器的時鐘上升沿到來以前，數據穩定不變的時間。如果建立時間不夠，數據將不能在這個時鐘上 升沿被打入觸發器；保持時間(ｔｈ)是指在觸發器的時鐘上升沿到來以后，數據穩定不變的時間。如果保持時間不夠，數據同樣不能被打入觸發器。數據穩定傳輸 必須滿足建立時間和保持時間的要求，否則電路就會出現邏輯錯誤。
在同步電路設計中一般采用D 觸發器，異步電路設計中一般采用Latch。
12.鎖存器和寄存器的區別？寄存器有什么優點，鎖存器有什么優缺點？
鎖存器與寄存器的區別：
什么是鎖存器：
由若干個鐘控D觸發器構成的一次能存儲多位二進制代碼的時序邏輯電路，叫鎖存器。
應用場合：數據有效遲后于時鐘信號有效。這意味著時鐘信號先到，數據信號后到。在某些運算器電路中有時采用鎖存器作為數據暫存器。
什么是寄存器：
由若干個正沿D觸發器構成的一次能存儲多位二進制代碼的時序邏輯電路，叫寄存器。
應用場合：時鐘有效遲后于數據有效。這意味著數據信號先建立，時鐘信號后建立。在CP上升沿時刻打入到寄存器。
鎖存器是用于存儲數據來進行交換，使數據穩定下來保持一段時間不變化，直到新的數據將其替換。寄存器與鎖存器都是用來暫存數據的器件，在本質上沒有區別，不過寄存器的輸出端平時不隨輸入端的變化而變化，只有在時鐘有效時才將輸入端的數據送輸出端（打入寄存器），而鎖存器的輸出端平時總隨輸入端變化而變化
13.一道三極管的放大電路基本題？
總結：都是一些很基礎的題，只是很久不看，只記得大概，有些都忘了，
所以大家一定要把基礎打好。
3、有源濾波器和無源濾波器的區別
無源濾波器：這種電路主要有無源元件R、L和C組成
有源濾波器：集成運放和R、C組成，具有不用電感、體積小、重量輕等優點。
集成運放的開環電壓增益和輸入阻抗均很高，輸出電阻小，構成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。
模擬電路
1、基爾霍夫定理的內容是什么？
基爾霍夫定律包括電流定律和電壓定律
電流定律：在集總電路中，任何時刻，對任一節點，所有流出節點的支路電流的代數和恒等于零。
電壓定律：在集總電路中，任何時刻，沿任一回路，所有支路電壓的代數和恒等于零。
2、描述反饋電路的概念，列舉他們的應用。
反饋，就是在電子系統中，把輸出回路中的電量輸入到輸入回路中去。
反饋的類型有：電壓串聯負反饋、電流串聯負反饋、電壓并聯負反饋、電流并聯負反饋。
負反饋的優點：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地擴展放大器的通頻帶，自動調節作用。
電壓負反饋的特點：電路的輸出電壓趨向于維持恒定。
電流負反饋的特點：電路的輸出電流趨向于維持恒定。
1． 寫出序列探測器“11000”的RTL代碼。
2． 分析一個CMOS電路的邏輯功能（同或門）。
3． 分析一個CMOS電路的邏輯功能（三態門）。
4． 畫出全加器的CMOS電路，說明延時的估算方法。
5． A,B為兩個時鐘，頻率差最小為1/8。如果A的頻率高，C=0；否則C=1；編程實現。
6． 編程實現FIR濾波器，系數為C0,C1,C2,C3,C2,C1,C0。輸入DI，輸出DO。系數和DI均為8比特。
7． 一個圓盤，一半黑，一半白。有兩個探測器，用1表示白，0表示黑。設計一個電路，可以探測出圓盤是順時針轉動還是逆時針轉動。
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