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換體DMA高速數據采集電路的CPLD實現
摘要：介紹了塊體DMA高速數據采集電路原理及其CPLD實現。用CPLD設計雙端口RAM緩存、控制譯碼、時序邏輯電路，很好地解決了電路元件所占體積大、電路復雜、不能實現在線升級等問題，大大提高了系統的整體性能。在許多儀器和控制系統中，高速數據采集電路是必不可少的，也是經常需要解決的問題。數據采集電路設計方法很多，但往往離不開A/D轉換電路、數據緩存電路、控制邏輯電路、地址發生器、址譯碼電路等。而數據緩存、控制邏輯、地址譯碼等電路通常是由RAM芯片、與非門、觸發器、緩沖/驅動器等構成，導致數據采集電路復雜、芯片繁多，特別是硬件的固定使得采集系統在線升級幾乎不可能。很多情況下只有重新設計電路和印刷板，重新焊接和調試，造成開發周期長、成本大大增高。復雜可編程邏輯器件CPLD的應用，為這些問題的解決提供了一種好的辦法。利用CPLD芯片本身集成的上萬個邏輯門和EAB，把數據采集電路中的數據緩存、地址發生器、控制譯碼等電路全部集成進一片CPLD芯片中，大大減小了系統的體積，降低了成本，提高了可靠性。同時，CPLD可由軟件實現邏輯重構，而且可實現在系統中編程（ISP）以及有眾多功能強大的EDA軟件的支持，使得系統具有升級容易、開發周期短等優點。在數據采集有電路中，采用換體DMA技術不但大大地提高了數據采集的速度，而且彌補了數據采集中可能丟失數據的缺陷。
1 換體DMA數據采集電路原理
系統原理框圖如圖1所示。在時序電路的控制下，模擬輸入開關將多達16路（單端輸入）或8路（差分輸入）的模擬輸入信號經多路開關送至放大器的輸入端，放大后由內含采樣/保持電路的模數轉換器AD774B轉換成數字量，轉換完的數字量經時序電路的控制寫入兩個存儲體的一個（例如存儲體0）中。每個存儲體有4KB的容量，但實際使用中存儲容量可設定為小于4KB。當計數到設定的存儲空量后，控制電路產生換體信號，后續的A/D轉換數據自動地存入另一個存儲體（存儲體1）。同時控制電路向主機發出DMA請求信號，主機響應請求后在時序電路配合下，從已存儲規定數據的存儲體（存儲體0）中讀入所存的數據。這樣存儲體0和存儲體1交替存取，直到規定的換體次數計完為止。
數據采集電路中，時序控制電路、地址發生器、多路控制驅動器等芯片眾多，占用了大部分體積，邏輯時序復雜。用CPLD實現這些電路則顯得簡單明了，如圖2所示。圖2中地址發生器、雙端口RAM、時序控制等電路都可以用HDL語言或原理圖，或是兩者結合來實現，使電路開發簡單、靈活、方便。
2 采用CPLD實現換體DMA
CPLD的開發必須經過前期的邏輯設計、前仿真、后仿真、目標代碼下載及在調試等過程，該設計過程是借助ALTERA公司的EDA軟件MAXPLUS II 10.1來實現的。MAXPLUS II支持原理圖輸入、HDL語言輸入、設計波形輸入等。本設計則是將原理圖和HDL語言輸入相結合，這樣既可以加快開發速度，又不失靈活性。本電路設計所用的CPLD芯片一FLEX10K30E。它是ALTERA公司1995年把EAB與邏輯陣列塊相結合的產品，增加了許多FLEX10KA、B系列沒有的新特點；FLEX10K30E內有30000個邏輯門，247576個RAM位，支持3.3V、5V多種電源，速度等級高。
2.1 數據緩存——雙端口RAM
雙端口RAM的核心是存儲器陣列，它的讀與寫相互獨立，有各自的時鐘線、地址總線、數據總線和使能端。在數據采集時，數據進入存儲器進行緩存，同時CPU可以從緩存中取出數據讀進計算機內存。在傳統的雙RAM換體方案中要實現換體，存儲器芯片必須使用偶數片來交互存儲；當A/D數據位數超過8位時，需要另加芯片來存儲高于8位的數據。在CPLD中設計雙端口RAM模塊不但實現了雙RAM換體功能，而且使緩存RAM的數據位數、存儲量大小可以根據需要任意配置。
如上所述，在CPLD中設計雙端口RAM，可以有兩種方式：原理圖輸入和HDL語言輸入。本設計采用的是MAXPLUS II庫中的LPM_RAM_DP宏，原理圖如圖3所示。
在LPM_RAM_DP宏中總共有10個可配置參數。通常情況下，只配置LPM_WIDTH（數據寬度）、LPM_WIDTHAD（地址總線寬度）、USE_EAB（是否使用嵌入式陣列塊EAB）三個參數。在本設計中，AD774B的數據寬度是12位，轉換速度為8微秒，所以配置了LPM_WIDTH=12，LPM_WIDTHAD=10（緩存容量為1K），USE_EAB=ON。對于緩存的大小，可以在調試過程中根據具體采集速度和緩存要求進行在線調整，而不影響其他邏輯電路。
圖3LPM_RAM_DP模塊中rdaddress、rden、rdclock、rdclken、q分別為讀端的地址線、使能端、時鐘線、時鐘使能和數據線；data、wraddress為寫端的數據總線和地址總線。圖3的雙端口RAM模塊并沒有BUSY端，當寫地址和讀地址相同時，數據位沖突，讀寫不能正常工作。在實際工作中，這種問題是不應該出現的。結合本系統的具體需要，在此引入了存儲器分而概念，即把1k字節的雙端RAM分為2頁，每頁512字節，分別為讀緩存頁和寫緩存頁，兩者相互交換。當采集數據量達到512字節時，系統馬上申請DMA傳送，把剛轉換完的第一頁中的512字節數據送給計算機，傳送結束后等待下一次DMA申請；與此同時，A/D繼續工作，轉換的數據放在第2頁0～511地址中。任何時候讀寫都分別在不同的頁工作，從而有效地避免了數據沖突，但又不影響數據傳輸速度。具體的分頁控制主要由地址發生器設計確定。
2.2 分頁地址發生器
分頁地址發生器不但要產生雙端口RAM的讀寫地址，而且還要為緩存器分頁；頁寫滿時，還要提供DMA傳輸申請信號。為了增強靈活性，讀寫地址發生器由VHDL語言編程集中在一個模塊實現，部分程
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