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基于USB2.0的高速無線數(shù)傳接收設備的數(shù)據(jù)接收存儲方法
摘要：介紹了一種利用USB2.0接口芯片ISP1581并配合FPGA芯片EP1K30T144和DSP芯片TMS320F206實現(xiàn)無線數(shù)傳接收設備中數(shù)據(jù)接收存儲的方法。這種方法具有接口簡單、使用方便等特點。數(shù)據(jù)接收存儲技術(shù)革新是信號采集處理領(lǐng)域內(nèi)的一個重要課題。利用這種技術(shù)，可以把信號的實時采集和精確處理在時間上分為兩個階段，有利于獲得令人更滿意的處理結(jié)果。在無線數(shù)傳接收設備中應用數(shù)據(jù)接收存儲方法時，除了要滿足數(shù)據(jù)傳輸速率和差錯控制方面的要求外，還需要考慮如何使設備易于攜帶、接口簡單、使用方便。
傳統(tǒng)外設接口技術(shù)不但數(shù)據(jù)傳輸速率較低，獨占中斷、I/O地址、DMA通道等計算機系統(tǒng)關(guān)鍵資源，容易造成資源沖突問題，而且使用時繁雜的安裝配置手續(xù)也給終端用戶帶來了諸多不便。近年來，USB接口技術(shù)迅速發(fā)展，新型計算機紛紛對其提供支持。USB2.0是USB技術(shù)發(fā)展的最新成果，利用USB2.0接口技術(shù)開發(fā)計算機外設，不但可以借用其差錯控制機制[1][6]減輕開發(fā)人員的負擔、獲得高速數(shù)據(jù)傳輸能力（480Mb/s），而且可以實現(xiàn)便捷的機箱外即插即用特性，方便終端用戶的使用。
1 無線數(shù)傳接設備總體構(gòu)成
無線數(shù)傳接收設備是某靶場測量系統(tǒng)的一個重要組成部分。如圖1所示，該設備由遙測接收機利用天線接收經(jīng)過調(diào)制的無線電波信號，解調(diào)后形成傳輸速率為4Mb/s的RS-422電平差分串行數(shù)據(jù)流。以幀同步字打頭的有效數(shù)據(jù)幀周期性地出現(xiàn)在這些串行數(shù)據(jù)中。數(shù)據(jù)轉(zhuǎn)存系統(tǒng)從中提取出有效的數(shù)據(jù)幀，并在幀同步字后插入利用GPS接收機生成的本地時間信息，用于記錄該幀數(shù)據(jù)被接收到的時間，然后送給主機硬件保存。
在無線數(shù)傳接收設備中，數(shù)據(jù)轉(zhuǎn)存系統(tǒng)是實現(xiàn)數(shù)據(jù)接收存儲的關(guān)鍵子系統(tǒng)。下面將詳細介紹該系統(tǒng)的硬件實現(xiàn)及工作過程。
2 數(shù)據(jù)轉(zhuǎn)存系統(tǒng)基本構(gòu)成及硬件實現(xiàn)
數(shù)據(jù)轉(zhuǎn)存系統(tǒng)主要由FPGA模塊、DSP模塊、USB2.0接口芯片構(gòu)成，各個模塊之間的相互關(guān)系如圖2所示示。圖中，4Mb/s的串行數(shù)據(jù)輸入信號SDI已由RS-422差分電平轉(zhuǎn)換為CMOS電平。為突出重點，不太重要的信號連線未在圖中繪出。下面分別介紹這幾個模塊的主要功能。
2.1 FPGA模塊實現(xiàn)及春功能
FPGA模塊在Altera公司ACEX系列的EP1K30TI144-2芯片中實現(xiàn)。其中主要的功能子模塊有：位同步邏輯、幀同步邏輯、授時時鐘和譯碼邏輯。位同步邏輯主要由數(shù)字鎖相環(huán)構(gòu)成，用于從串行數(shù)據(jù)輸入信號SDI中恢復出位時鐘信號。幀同步邏輯從位同步邏輯的輸出信號提取幀同步脈沖。兩者為DSP利用其同步串行口接收串行數(shù)據(jù)作好準備。這樣，利用一對差分信號線就可以接收同步串行數(shù)據(jù)，簡化了印制電路板的外部接口。授時時鐘在DSP和GSP接收機的協(xié)助下生成精度為0.1ms的授時信息。譯碼邏輯用于實現(xiàn)系統(tǒng)互聯(lián)。
2.2 DSP模塊實現(xiàn)及其功能
DSP模塊是數(shù)據(jù)轉(zhuǎn)存系統(tǒng)的主控模塊，在T1公司16位定點DSP芯片TMS320F206[4]中實現(xiàn)。在DSP的外部數(shù)據(jù)空間還配置了32KX16的高速SRAM，可以緩存80余幀數(shù)據(jù)，用于提高系統(tǒng)的差錯控制能力。DSP利用同步串行口接收FPGA送來的同步串行數(shù)據(jù)，利用異步串口接收GPS接收機送來時間信息（用于初始化FPGA授時時鐘），利用外部總線接口訪問FPGA授時時鐘、外部SRAM、ISP1581的片內(nèi)寄存器�？梢钥闯鯠SP模塊主要用于完成數(shù)據(jù)幀的接收、重組以及轉(zhuǎn)存調(diào)度等任務。
ISP1581芯片是PHILIPS公司推出的高速USB2.0設備控制器，實現(xiàn)了USB2.0/1.1物理層、協(xié)議層，完全符合USB2.0規(guī)范，即支持高速(480Mb/s)操作，又支持全速（12Mb/s）操作。ISP1581沒有內(nèi)嵌微處理器，但對微處理器操作了靈活的接口。在上電時，通過配置BUS——CONF、DAO、MODE1、MODE0、DA1引腳電平可以適應絕大多數(shù)的微處理器接口類型。例如，通過BUS_CONF/DA0引腳，總線配置可以選擇普通處理器模塊（Generic Phocessor mode）中分割總線模式（Split Bus Mode）；在普通處理器模式下，通過MODE0/DA1引腳可以選擇讀寫選通為8051風格或者Motorola風格。
在數(shù)據(jù)轉(zhuǎn)存系統(tǒng)中，ISP1581用于處理主機的高速數(shù)據(jù)傳輸。它工作在普通處理器接口模式下，采用8051風格的讀寫選通信號，由DSP芯片TMS320F206控制。兩者在選定工作方式下的信號連線如圖3所示，圖中未畫出的信號引腳可以懸空，供電引腳的連接方式在參考資料[2]第46頁有簡明描述。在FPGA譯碼邏輯的作用下，ISP1581的片內(nèi)寄存器被映射在DSP的片外數(shù)據(jù)空間中。DSP通過8位地址線選擇要訪問的寄存器，在讀寫選通信號的控制下，利用16位數(shù)據(jù)線與選定的寄存器交換數(shù)據(jù)。在訪問ISP1581單字節(jié)寄存器時，數(shù)據(jù)總線高字節(jié)內(nèi)容無關(guān)緊要。ISP1581通過中斷引腳INT向DSP報告發(fā)生的總線事件，利用D 、D-引腳完成與主機的數(shù)據(jù)交換。
3 數(shù)據(jù)轉(zhuǎn)存系統(tǒng)的工作過程
系統(tǒng)加電后，當FPGA配置過程結(jié)束時，如果有串行數(shù)據(jù)輸入，位同步邏輯和幀同步邏輯便啟動同步過程。同時，DSP片內(nèi)FLASH中復位中斷服務程序c_int0()[4]被立即執(zhí)行，在建立好C語言的工作環(huán)境下，它會調(diào)用主函數(shù)main()。在main()中，需要安排好一系列有先后順序的初始化工作。其中，ISP1581的初始化過程比較復雜，需要考慮設備采用的供電方式（這里為自供電[6]方式）、插接主機和系統(tǒng)上電的先后次序，并需要與USB總線枚舉[1][6]過程相結(jié)合。
在FPGA中的位同步邏輯和幀同步邏輯均進入同步狀態(tài)，且DSP主控模塊配合主機完成初始化任務后，即可啟動數(shù)據(jù)的傳輸過程。下面介紹一下IS
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