關(guān)于自動化畢業(yè)論文開題報告范本
基于FPGA的數(shù)字電壓計的設(shè)計
1 課題設(shè)計的目的和意義
傳統(tǒng)的數(shù)字電壓計設(shè)計通常以大規(guī)模ASIC(專用集成電路)為核心器件，并輔以少量中規(guī)模集成電路及顯示器件構(gòu)成。ASIC完成從模擬量的輸入到數(shù)字量的輸出，是數(shù)字電壓表的心臟。這種電壓計的設(shè)計簡單、精確度高，但是這種設(shè)計方法由于采用了ASIC器件使得它欠缺靈活性，其系統(tǒng)功能固定，難以更新擴(kuò)展。后來發(fā)展起來的用微處理器(單片機(jī))控制通用A/D轉(zhuǎn)換器件的數(shù)字電壓計的設(shè)計的靈活性明顯提高，系統(tǒng)功能的擴(kuò)展變得簡單，但是由于微處理器的引腳數(shù)量有限，其控制轉(zhuǎn)換速度和靈活性還是不能滿足日益發(fā)展的電子工業(yè)的需求。而應(yīng)用EDA(電子設(shè)計自動化)技術(shù)及FPGA(現(xiàn)場可編程門陣列)，其集成度高、速度快、性能十分可靠、用戶可自由編程且編程語言通俗易懂、系統(tǒng)功能擴(kuò)展非常方便。采用FPGA芯片控制通用A/D轉(zhuǎn)換器可使速度、靈活性大大優(yōu)于由微處理器和通用A/D轉(zhuǎn)換器構(gòu)成的數(shù)字電壓計。
數(shù)字電壓計的高速發(fā)展，使它已成為實現(xiàn)測量自動化、提高工作效率不可缺少的儀表，數(shù)字化是當(dāng)前計量儀器發(fā)展的主要方向之一，數(shù)字電壓計已經(jīng)進(jìn)入了精密標(biāo)準(zhǔn)測量領(lǐng)域。這個課題的目的和意義在于使自己掌握對數(shù)字電壓表的理解，自己動手設(shè)計數(shù)字電壓計并進(jìn)行系統(tǒng)仿真。
現(xiàn)代電子設(shè)計技術(shù)的核心為EDA技術(shù)。EDA技術(shù)就是依靠功能強(qiáng)大的計算機(jī)，在EDA工具軟件平臺上，對以硬件描述語言VHDL為系統(tǒng)邏輯描述手段完成的設(shè)計文件，自動的完成邏輯編譯，邏輯化簡，邏輯分割，邏輯綜合，結(jié)構(gòu)綜合，以及邏輯優(yōu)化和仿真測試，直至顯示既定的電子線路系統(tǒng)功能。
2 課題設(shè)計的主要內(nèi)容
2.1 數(shù)字電壓計
采用EDA(電子設(shè)計自動化)技術(shù)和FPGA(現(xiàn)場可編程門陣列)芯片設(shè)計數(shù)字電壓計。整個設(shè)計采用VHDL語言，由ADC0809轉(zhuǎn)換控制模塊、數(shù)據(jù)轉(zhuǎn)換模塊、譯碼模塊和顯示模塊組成。并在MAX+PLUS Ⅱ下進(jìn)行軟件編程實現(xiàn)正確的工作時序后，將編譯結(jié)果下載到FPGA芯片上生成SoC(片上系統(tǒng))。
2.2 FPGA
現(xiàn)場可編程門陣列FPGA是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA的結(jié)構(gòu)一般分為三部分：可編程邏輯塊，可編程I/O模塊和可編程內(nèi)部連線。配置數(shù)據(jù)可以存儲在計算機(jī)上，設(shè)計人員可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場可編程。
2.3 ADC0809轉(zhuǎn)換器
ADC0809是采樣分辨率為8位的、以逐次逼近原理進(jìn)行模數(shù)轉(zhuǎn)換的器件。其內(nèi)部有一個8通道多路開關(guān)，它可以根據(jù)地址碼鎖存譯碼后的信號，只選通8路模擬輸入信號中的'一個進(jìn)行A/D轉(zhuǎn)換。
2.4 VHDL語言程序
VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體(可以是一個元件，一個電路模塊或一個系統(tǒng))分成外部(或稱可視部分)和內(nèi)部(或稱不可視部分)，即涉及實體的內(nèi)部功能和算法完成部分。
狀態(tài)機(jī)是一類很重要的時序電路，是許多數(shù)字電路的核心部件。除了輸入信號、輸出信號外，狀態(tài)機(jī)還包括一組寄存器，它用于記憶狀態(tài)機(jī)的內(nèi)部狀態(tài)。狀態(tài)機(jī)寄存器的下一個狀態(tài)及輸出，不僅同輸入信號有關(guān)，而且還于寄存器當(dāng)前狀態(tài)有關(guān)。
3 設(shè)計方案
3.1 硬件設(shè)計部分
3.1.1 硬件電路設(shè)計
硬件電路包括模數(shù)轉(zhuǎn)換電路，控制電路和顯示電路。
3.1.2 FPGA功能模塊設(shè)計
(1)A/D轉(zhuǎn)換的控制模塊設(shè)計
采用Altera公司EP1K30TC144-3 FPGA芯片作為系統(tǒng)的核心器件，負(fù)責(zé)ADC0809的A/D轉(zhuǎn)換的啟動、地址鎖存、輸入通道選擇、數(shù)據(jù)讀取。主要采用VHDL的多進(jìn)程狀態(tài)機(jī)完成。
(2)數(shù)據(jù)轉(zhuǎn)換模塊設(shè)計
本設(shè)計采用5 V參考電壓，測量范圍為0～5 V，由于轉(zhuǎn)換器為8位，則電壓的最小分辨率為0.02V，通過編寫查表程序，對電壓進(jìn)行BCD編碼，將8位二進(jìn)制數(shù)轉(zhuǎn)換為BCD碼。
(3) 顯示模塊設(shè)計
本模塊的任務(wù)是把數(shù)據(jù)處理模塊處理得到的BCD碼轉(zhuǎn)換成能被顯示器識別的字型編碼。8位二進(jìn)制數(shù)轉(zhuǎn)換成BCD碼后為12位，因此需3個七段顯示器顯示結(jié)果。為了節(jié)省資源，采用掃描方式控制顯示器的顯示，掃描時鐘由CLK提供，其頻率應(yīng)大于100 Hz，否則會有閃爍現(xiàn)象。
3.2 軟件測試部分
選EP1K30TC144-3為目標(biāo)器件并進(jìn)行引腳鎖定后，將程序下載到目標(biāo)配置器件。先對ADC0809進(jìn)行初始化，改變其模擬通道輸入電壓。采樣電路對電壓進(jìn)行采樣后，F(xiàn)PGA控制ADC0809對信號進(jìn)行模數(shù)轉(zhuǎn)化，然后將二進(jìn)制數(shù)轉(zhuǎn)換為BCD碼，最后通過譯碼程序?qū)⒔Y(jié)果顯示在七段顯示器上。在實驗過程中，需要反復(fù)的調(diào)試每個模塊的功能，使的整個系統(tǒng)完成正確的測量和顯示電壓功能。
4 實施計劃
(1)1-4周 查閱資料，撰寫開題報告，翻譯外文資料。
(2)4周 開題報告答辯。
(3)5-10周 進(jìn)行畢業(yè)設(shè)計的理論研究、方案設(shè)計、軟硬件設(shè)計、工藝設(shè)計、實驗測試等。
(4)11周 中期檢查
(5)11-13周 撰寫畢業(yè)設(shè)計論文并完成初槁
(6)14-15周 指導(dǎo)教師檢查、批改論文;學(xué)生修改論文，定稿。
(7)15周 畢業(yè)設(shè)計答辯資格審查。
(8)16周 畢業(yè)設(shè)計答辯。
5 主要參考文獻(xiàn)
[1] 謝淑如.Protel PCB 99 SE電路板設(shè)計.北京：清華大學(xué)出版社，2001.
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[3] 陳耀和.VHDL語言設(shè)計技術(shù).北京：電子工業(yè)出版社，2004.
[4] 康華光.電子技術(shù)基礎(chǔ)(模擬部分).北京：高等教育出版社，2001.
[5] G.. Desquilbet, C. Foucher, and P. Fauquembergue, Statistical Analysis of Voltage Dips, Amsterdam, The Netherlands, PQA-94.
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