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      1. 器件模型崗位職責(zé)

        時間:2023-03-09 08:12:56 崗位職責(zé) 我要投稿
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        器件模型崗位職責(zé)

          在現(xiàn)在的社會生活中,崗位職責(zé)對人們來說越來越重要,崗位職責(zé)主要強調(diào)的是在工作范圍內(nèi)所應(yīng)盡的責(zé)任。那么相關(guān)的崗位職責(zé)到底是怎么制定的呢?以下是小編整理的器件模型崗位職責(zé),歡迎閱讀與收藏。

        器件模型崗位職責(zé)

        器件模型崗位職責(zé)1

          崗位職責(zé):

          1、負責(zé)ic設(shè)計,仿真驗證,版圖控制,制版輸出流片等;

          2、設(shè)計芯片的測試驗證方法,并和測試工程師合作完成測試;

          3、芯片datasheet編寫;

          4、對應(yīng)用方案設(shè)計、測試提供技術(shù)支持;

          5、配合其他部門解決產(chǎn)品出現(xiàn)的問題。

          崗位要求:

          1、集成電路、微電子、電力電子等相關(guān)專業(yè),碩士學(xué)歷,具有兩年以上工作經(jīng)驗;

          2、cet6級以上,并具備良好的英語讀寫能力;

          3、熟悉器件模型,器件參數(shù)、熟悉cmos/bicmos/bcd基本器件結(jié)構(gòu);

          4、了解ic線路與版圖設(shè)計流程和制造工藝;

          5、了解電源控制原理,主要是dc—dc或ac—dc開關(guān)電源的各種拓撲結(jié)構(gòu)、控制原理;

          6、具備較強的文檔撰寫和審核能力、獨立分析和解決問題的能力;

          7、具備較強的.實際操作能力,能夠完成芯片相關(guān)的實驗任務(wù)。

          公司福利:

          1、五險一金

          2、有薪假期:包括年休假、病假、婚假、產(chǎn)假、喪假、工傷假和國家法定節(jié)假日等。

          3、健康體檢:定期組織員工進行體檢,以保障員工身體健康。

          4、節(jié)日福利:傳統(tǒng)節(jié)日為員工發(fā)放節(jié)日禮物,共慶傳統(tǒng)佳節(jié)。

          5、雙休,八小時工作制,有午餐補貼。

        器件模型崗位職責(zé)2

          職責(zé)描述:

          1)負責(zé)eda產(chǎn)品中半導(dǎo)體器件模型的開發(fā)與維護;

          2)負責(zé)對半導(dǎo)體器件模型進行優(yōu)化,提高收斂性、精度及速度;

          3)負責(zé)產(chǎn)品部分功能模塊的流程設(shè)計、軟件開發(fā)和支持維護工作。

          任職要求:

          1)微電子、電子、物理、信息或相關(guān)理工科專業(yè)碩士及以上學(xué)歷;

          2)溝通能力強,具備良好的'獨立工作能力和團隊合作精神;

          3)熟悉c/c++編程語言,有相關(guān)開發(fā)經(jīng)驗者優(yōu)先;

          4)熟悉linux操作系統(tǒng),掌握linux下的常用命令優(yōu)先;

          5)英語聽說讀寫流利。

          器件模型工程師崗位

        器件模型崗位職責(zé)3

          職位信息

          1、完成模擬電路設(shè)計、仿真和驗證及相應(yīng)文檔撰寫等工作。

          2、指導(dǎo)/協(xié)助版圖工程師完成相應(yīng)模塊版圖設(shè)計。

          3、協(xié)助完成相關(guān)電路的實驗室測試等工作

          職位要求

          1、熟練掌握混合信號芯片設(shè)計流程,熟悉器件模型,器件參數(shù)和ic制造工藝,具有較強的'模擬電路分析能力。熟練使用模擬電路設(shè)計cadence、synopsys和matlab等eda工具。

          2、掌握delta—sigma adc、delta—sigma dac、sar adc,flash adc,低噪聲運算放大器中的一種或者多種;

          3、具有三年以上模擬集成電路設(shè)計工作經(jīng)驗,能利用matlab或verilog—a進行系統(tǒng)級建模和仿真優(yōu)先考慮。

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