電子類筆試題目

電子類筆試題目

　　一、模擬電路

　　1、基爾霍夫定理的內(nèi)容是什么?(仕蘭微電子)

　　基爾霍夫電流定律是一個電荷守恒定律,即在一個電路中流入一個節(jié)點的電荷與流出同一個節(jié)點的電荷相等.

　　基爾霍夫電壓定律是一個能量守恒定律,即在一個回路中回路電壓之和為零.

　　2、平板電容公式(c=εs/4πkd)。(未知)

　　3、最基本的如三極管曲線特性。(未知)

　　4、描述反饋電路的概念，列舉他們的應(yīng)用。(仕蘭微電子)

　　5、負(fù)反饋種類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋);負(fù)反饋的優(yōu)點(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非 線性失真，有效地擴展放大器的通頻帶，自動調(diào)節(jié)作用)(未知)

　　6、放大電路的頻率補償?shù)哪康氖鞘裁�，有哪些方�?(仕蘭微電子)

　　7、頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個方法。(未知)

　　8、給出一個查分運放，如何相位補償，并畫補償后的波特圖。(凹凸)

　　9、基本放大電路種類(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，優(yōu)缺點，特別是廣泛采用差分結(jié)構(gòu)的原因。(未知)

　　10、給出一差分電路，告訴其輸出電壓y 和y-,求共模分量和差模分量。(未知)

　　11、畫差放的兩個輸入管。(凹凸)

　　12、畫出由運放構(gòu)成加法、減法、微分、積分運算的電路原理圖。并畫出一個晶體管級的 運放電路。(仕蘭微電子)

　　13、用運算放大器組成一個10倍的放大器。(未知)

　　14、給出一個簡單電路，讓你分析輸出電壓的特性(就是個積分電路)，并求輸出端某點 的rise/fall時間。(infineon筆試試題)

　　15、電阻r和電容c串聯(lián)，輸入電壓為r和c之間的電壓，輸出電壓分別為c上電壓和r上電壓，要求制這兩種電路輸入電壓的頻譜，判斷這兩種電路何為高通濾波器，何為低通濾波器。當(dāng)rc

　　18、說說靜態(tài)、動態(tài)時序模擬的優(yōu)缺點。(威盛via 2003.11.06 上海筆試試題)

　　19、一個四級的mux,其中第二級信號為關(guān)鍵信號 如何改善timing。(威盛via2003.11.06 上海筆試試題)

　　20、給出一個門級的圖，又給了各個門的傳輸延時，問關(guān)鍵路徑是什么，還問給出輸入，使得輸出依賴于關(guān)鍵路徑。(未知)

　　21、邏輯方面數(shù)字電路的卡諾圖化簡，時序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點)，全加器等等。(未知)

　　22、卡諾圖寫出邏輯表達使。(威盛via 2003.11.06 上海筆試試題)

　　23、化簡f(a,b,c,d)= m(1,3,4,5,10,11,12,13,14,15)的和。(威盛)

　　24、please show the cmos inverter schmatic,layout and its cross sectionwith p-well process.plot its transfer curve (vout-vin) and also explain the operation region of pmos and nmos for each segment of the transfer curve? (威盛筆試題circuit design-beijing-03.11.09)

　　25、to de

　　sign a cmos invertor with balance rise and fall time,please define the ration of channel width of pmos and nmos and explain?

　　26、為什么一個標(biāo)準(zhǔn)的倒相器中p管的寬長比要比n管的寬長比大?(仕蘭微電子)

　　27、用mos管搭出一個二輸入與非門。(揚智電子筆試)

　　28、please draw the transistor level schematic of a cmos 2 input and gate and explain which input has faster response for output rising edge.(less delay time)。(威盛筆試題circuit design-beijing-03.11.09)

　　29、畫出not,nand,nor的符號，真值表，還有transistor level的電路。(infineon筆試)

　　30、畫出cmos的圖，畫出tow-to-one mux gate。(威盛via 2003.11.06 上海筆試試題)

　　31、用一個二選一mux和一個inv實現(xiàn)異或。(飛利浦-大唐筆試)

　　32、畫出y=a*b c的cmos電路圖。(科廣試題)

　　33、用邏輯們和cmos電路實現(xiàn)ab cd。(飛利浦-大唐筆試)

　　34、畫出cmos電路的晶體管級電路圖，實現(xiàn)y=a*b c(d e)。(仕蘭微電子)

　　35、利用4選1實現(xiàn)f(x,y,z)=xz yz’。(未知)

　　36、給一個表達式f=xxxx xxxx xxxxx xxxx用最少數(shù)量的與非門實現(xiàn)(實際上就是化簡)。

　　37、給出一個簡單的由多個not,nand,nor組成的原理圖，根據(jù)輸入波形畫出各點波形。(infineon筆試)

　　38、為了實現(xiàn)邏輯(a xor b)or (c and d)，請選用以下邏輯中的一種，并說明為什么?1)inv 2)and 3)or 4)nand 5)nor 6)xor 答案：nand(未知)

　　39、用與非門等設(shè)計全加法器。(華為)

　　40、給出兩個門電路讓你分析異同。(華為)

　　41、用簡單電路實現(xiàn)，當(dāng)a為輸入時，輸出b波形為…(仕蘭微電子)

　　42、a,b,c,d,e進行投票，多數(shù)服從少數(shù)，輸出是f(也就是如果a,b,c,d,e中1的個數(shù)比0 多，那么f輸出為1，否則f為0)，用與非門實現(xiàn)，輸入數(shù)目沒有限制。(未知)

　　43、用波形表示d觸發(fā)器的功能。(揚智電子筆試)

　　44、用傳輸門和倒向器搭一個邊沿觸發(fā)器。(揚智電子筆試)

　　45、用邏輯們畫出d觸發(fā)器。(威盛via 2003.11.06 上海筆試試題)

　　46、畫出dff的結(jié)構(gòu)圖,用verilog實現(xiàn)之。(威盛)

　　47、畫出一種cmos的d鎖存器的電路圖和版圖。(未知)

　　48、d觸發(fā)器和d鎖存器的區(qū)別。(新太硬件面試)

　　49、簡述latch和filp-flop的異同。(未知)

　　50、latch和dff的概念和區(qū)別。(未知)

　　51、latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級描述中l(wèi)atch如何產(chǎn)生的。(南山之橋)

　　52、用d觸發(fā)器做個二分顰的電路.又問什么是狀態(tài)圖。(華為)

　　53、請畫出用d觸發(fā)器實現(xiàn)2

　　倍分頻的邏輯電路?(漢王筆試)

　　54、怎樣用d觸發(fā)器、與或非門組成二分頻電路?(東信筆試)

　　55、how many flip-flop circuits are needed to divide by 16? (intel) 16分頻?

　　56、用filp-flop和logic-gate設(shè)計一個1位加法器，輸入carryin和current-stage，輸出carryout和next-stage. (未知)

　　57、用d觸發(fā)器做個4進制的計數(shù)。(華為)

　　58、實現(xiàn)n位johnson counter,n=5。(南山之橋)

　　59、用你熟悉的設(shè)計方式設(shè)計一個可預(yù)置初值的7進制循環(huán)計數(shù)器，15進制的呢?(仕蘭微電子)

　　60、數(shù)字電路設(shè)計當(dāng)然必問verilog/vhdl，如設(shè)計計數(shù)器。(未知)

　　61、blocking nonblocking 賦值的區(qū)別。(南山之橋)

　　62、寫異步d觸發(fā)器的verilog module。(揚智電子筆試)

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input [7:0] d;

　　output [7:0] q;

　　reg [7:0] q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　63、用d觸發(fā)器實現(xiàn)2倍分頻的verilog描述? (漢王筆試)

　　module divide2( clk , clk_o, reset);

　　input clk , reset;

　　output clk_o;

　　wire in;

　　reg out ;

　　always @ ( posedge clk or posedge reset)

　　if ( reset)

　　out <= 0;

　　else

　　out <= in;

　　assign in = ~out;

　　assign clk_o = out;

　　endmodule

　　64、可編程邏輯器件在現(xiàn)代電子設(shè)計中越來越重要，請問：a) 你所知道的可編程邏輯器件有哪些? b) 試用vhdl或verilog、able描述8位d觸發(fā)器邏輯。(漢王筆試)

　　pal，pld，cpld，fpga。

　　module dff8(clk , reset, d, q);

　　input clk;

　　input reset;

　　input d;

　　output q;

　　reg q;

　　always @ (posedge clk or posedge reset)

　　if(reset)

　　q <= 0;

　　else

　　q <= d;

　　endmodule

　　65、請用hdl描述四位的全加法器、5分頻電路。(仕蘭微電子)

　　66、用verilog或vhdl寫一段代碼，實現(xiàn)10進制計數(shù)器。(未知)

　　67、用verilog或vhdl寫一段代碼，實現(xiàn)消除一個glitch。(未知)

　　68、一個狀態(tài)機的題目用verilog實現(xiàn)(不過這個狀態(tài)機畫的實在比較差，很容易誤解的)。(

　　威盛via 2003.11.06 上海筆試試題)

　　69、描述一個交通信號燈的設(shè)計。(仕蘭微電子)

　　70、畫狀態(tài)機，接受1，2，5分錢的賣報機，每份報紙5分錢。(揚智電子筆試)

　　71、設(shè)計一個自動售貨機系統(tǒng)，賣soda水的，只能投進三種硬幣，要正確的找回錢數(shù)。(1)畫出fsm(有限狀態(tài)機);(2)用verilog編程，語法要符合fpga設(shè)計的要求。(未知)

　　72、設(shè)計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮找零：(1)畫出fsm(有限狀態(tài)機);(2)用verilog編程，語法要符合fpga設(shè)計的要求;(3)設(shè)計工程中可使用的工具及設(shè)計大致過程。(未知)

　　73、畫出可以檢測10010串的狀態(tài)圖,并verilog實現(xiàn)之。(威盛)

　　74、用fsm實現(xiàn)101101的序列檢測模塊。(南山之橋)

　　a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0。例如a： 0001100110110100100110

　　b： 0000000000100100000000

　　請畫出state machine;請用rtl描述其state machine。(未知)

　　75、用verilog/vddl檢測stream中的特定字符串(分狀態(tài)用狀態(tài)機寫)。(飛利浦-大唐筆試)

　　76、用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。(飛利浦-大唐筆試)

　　77、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進制整數(shù)輸入信號。y為二進制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假設(shè)公司接到該項目后，交由你來負(fù)責(zé)該產(chǎn)品的設(shè)計，試討論該產(chǎn)品的設(shè)計全程。(仕蘭微電子)

　　78、sram，falsh memory，及dram的區(qū)別?(新太硬件面試)

　　79、給出單管dram的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》作者楊頌華、馮毛官205頁圖9 -14b)，問你有什么辦法提高refresh time，總共有5個問題，記不起來了。(降低溫度，增大電容存儲容量)(infineon筆試)

　　80、please draw schematic of a common sram cell with 6 transistors,point out which nodes can store data and which node is word line control? (威盛筆試題circuit design-beijing-03.11.09)

　　81、名詞:sram,ssram,sdram 名詞irq,bios,usb,vhdl,sdr

　　irq: interrupt request bios: basic input output system usb: universal serial bus

　　vhdl: vhic hardware description language sdr: single data rate

　　壓控振蕩器的英文縮寫(vco)。動態(tài)隨機存儲器的英文縮寫(dram)。

　　名詞解釋，無聊的外文縮寫罷了，比如pci、ecc、ddr、interrupt、pipeline irq,bios,usb,vhdl,vlsi vco(壓控振蕩器) r am (動態(tài)隨機存儲器)，fir iir dft(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡

　　二、ic設(shè)計基礎(chǔ)(流程、工藝、版圖、器件)

　　1、我們公司的產(chǎn)品是集成電路，請描述一下你對集成電路的認(rèn)識，列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、cmos、mcu、risc、cisc、dsp、asic、fpga等的概念)。(仕蘭微面試題目)

　　2、fpga和asic的概念，他們的區(qū)別。(未知)

　　答案：fpga是可編程asic。

　　asic:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個用戶設(shè)計和制造的。根據(jù)一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它asic(application specific ic)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點

　　3、什么叫做otp片、掩膜片，兩者的區(qū)別何在?(仕蘭微面試題目)

　　4、你知道的集成電路設(shè)計的表達方式有哪幾種?(仕蘭微面試題目)

　　5、描述你對集成電路設(shè)計流程的認(rèn)識。(仕蘭微面試題目)

　　6、簡述fpga等可編程邏輯器件設(shè)計流程。(仕蘭微面試題目)

　　7、ic設(shè)計前端到后端的流程和eda工具。(未知)

　　8、從rtl synthesis到tape out之間的設(shè)計flow,并列出其中各步使用的tool.(未知)

　　9、asic的design flow。(威盛via 2003.11.06 上海筆試試題)

　　10、寫出asic前期設(shè)計的流程和相應(yīng)的工具。(威盛)

　　11、集成電路前段設(shè)計流程，寫出相關(guān)的工具。(揚智電子筆試)

　　先介紹下ic開發(fā)流程：

　　1.)代碼輸入(design input)

　　用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼

　　語言輸入工具：summit visualhdl

　　mentor renior

　　圖形輸入: composer(cadence);

　　viewlogic (viewdraw)

　　2.)電路仿真(circuit simulation)

　　將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確

　　數(shù)字電路仿真工具：

　　verolog： cadence verolig-xl

　　synopsys vcs

　　mentor modle-sim

　　vhdl : cadence nc-vhdl

　　synopsys vss

　　mentor modle-sim

　　模擬電路仿真工具：

　　***anti hspice pspice，spectre micro microwave: eesoft : hp

　　3.)邏輯綜合(synthesis tools)

　　邏輯綜合工具可以將設(shè)計思想vhd代碼轉(zhuǎn)化成對應(yīng)一定工藝手段的門級電路;將初級仿真中所沒有考慮的門沿(gates delay)反標(biāo)到生成的門級網(wǎng)表中,返回電路仿真階段進行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。

　　12、請簡述一下設(shè)計后端的整個流程?(仕蘭微面試題目)

　　13、是否接觸過自動布局布線?請說出一兩種工具軟件。自動布局布線需要哪些基本元素?(仕蘭微面試題目)14、描述你對集成電路工藝的認(rèn)識。(仕蘭微面試題目)

　　15、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?(仕蘭微面試題目)

　　16、請描述一下國內(nèi)的工藝現(xiàn)狀。(仕蘭微面試題目)

　　17、半導(dǎo)體工藝中，摻雜有哪幾種方式?(仕蘭微面試題目)

　　18、描述cmos電路中閂鎖效應(yīng)產(chǎn)生的過程及最后的結(jié)果?(仕蘭微面試題目)

　　19、解釋latch-up現(xiàn)象和antenna effect和其預(yù)防措施.(未知)

　　20、什么叫l(wèi)atchup?(科廣試題)

　　21、什么叫窄溝效應(yīng)? (科廣試題)

　　22、什么是nmos、pmos、cmos?什么是增強型、耗盡型?什么是pnp、npn?他們有什么差別?(仕蘭微面試題目)

　　23、硅柵coms工藝中n阱中做的是p管還是n管，n阱的阱電位的連接有什么要求?(仕蘭微面試題目)

　　24、畫出cmos晶體管的cross-over圖(應(yīng)該是縱剖面圖)，給出所有可能的傳輸特性和轉(zhuǎn)移特性。(infineon筆試試題)

　　25、以interver為例,寫出n阱cmos的process流程,并畫出剖面圖。(科廣試題)

　　26、please explain how we describe the resistance in semiconductor. compare the resistance of a metal,poly and diffusion in tranditional cmos process.(威盛筆試題circuit design-beijing-03.11.09)

　　27、說明mos一半工作在什么區(qū)。(凹凸的題目和面試)

　　28、畫p-bulk 的nmos截面圖。(凹凸的題目和面試)

　　29、寫schematic note(?)， 越多越好。(凹凸的題目和面試)

　　30、寄生效應(yīng)在ic設(shè)計中怎樣加以克服和利用。(未知)

　　31、太底層的mos管物理特性感覺一般不大會作為筆試面試題，因為全是微電子物理，公式推導(dǎo)太羅索，除非面試出題的是個老學(xué)究。ic設(shè)計的話需要熟悉的軟件: cadence,synopsys, avant，unix當(dāng)然也要大概會操作。

　　32、unix 命令cp -r, rm,uname。(揚智電子筆試)

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