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低功耗模擬前端電路設計
超低功耗、高集成的模擬前端芯片ＭＡＸ５８６５是針對便攜式通信設備?例如手機、ＰＤＡ、ＷＬＡＮ以及３Ｇ無線終端?而設計的，芯片內部集成了雙路８位接收ＡＤＣ和雙路１０位發送ＤＡＣ，可在４０Ｍｓｐｓ轉換速率下提供超低功耗與更高的動態性能。芯片中的ＡＤＣ模擬輸入放大器為全差分結構，可以接受１ＶＰ－Ｐ滿量程信號；而ＤＡＣ模擬輸出則是全差分信號，在１．４Ｖ共模電壓下的滿量程輸出范圍為４００ｍＶ。利用兼容于ＳＰＩＴＭ和ＭＩＣＲＯＷＩＲＥＴＭ的３線串行接口可對工作模式進行控制，并可進行電源管理，同時可以選擇關斷、空閑、待機、發送、接收及收發模式。通過３線串口將器件配置為發送、接收或收發模式，可使ＭＡＸ５８６５工作在ＦＤＤ或ＴＤＤ系統。在ＴＤＤ模式下，接收與發送ＤＡＣ可以共用數字總線，并可將數字Ｉ／Ｏ的數目減少到一組１０位并行多路復用總線；而在ＦＤＤ模式下，ＭＡＸ５８６５的數字Ｉ／Ｏ可以被配置為１８位并行多路復用總線，以滿足雙８位ＡＤＣ與雙１０位ＤＡＣ的需要。
１ ＭＡＸ５８６５的工作原理
圖１所示為ＭＡＸ５８６５內部結構原理框圖，其中，ＡＤＣ采用七級、全差分、流水線結構，可以在低功耗下進行高速轉換。每半個時鐘周期對輸入信號進行一次采樣。包括輸出鎖存延時在內，通道Ｉ的總延遲時間為５個時鐘周期，而通道Ｑ則為５．５個時鐘周期，圖２給出了ＡＤＣ時鐘、模擬輸入以及相應輸出數據之間的時序關系。ＡＤＣ的滿量程模擬輸入范圍為ＶＲＥＦ，共模輸入范圍為ＶＤＤ／２±０．２Ｖ。ＶＲＥＦ為ＶＲＥＦＰ與ＶＲＥＦＮ之差。由于ＭＡＸ５８６５中的ＡＤＣ前端帶有寬帶Ｔ／Ｈ放大器，因此，ＡＤＣ能夠跟蹤并采樣／保持高頻模擬輸入?＞奈魁斯特頻率?。使用時可以通過差分方式或單端方式驅動兩路ＡＤＣ輸入?ＩＡ＋? ＱＡ＋? ＩＡ－與ＱＡ－?。為了獲得最佳性能，應該使ＩＡ＋與ＩＡ－以及ＱＡ＋與ＱＡ－間的阻抗相匹配，并將共模電壓設定為電源電壓的一半?ＶＤＤ／２?。ＡＤＣ數字邏輯輸出ＤＡ０～ＤＡ７的邏輯電平由ＯＶＤＤ決定，ＯＶＤＤ的取值范圍為１．８Ｖ至ＶＤＤ，輸出編碼為偏移二進制碼。數字輸出ＤＡ０～ＤＡ７的容性負載必須盡可能低?＜１５ｐＦ?，以避免大的數字電流反饋到ＭＡＸ５８６５的模擬部分而降低系統的動態性能。通過數字輸出端的緩沖器可將其與大的容性負載相隔離。而在數字輸出端靠近ＭＡＸ５８６５的地方串聯一個１００Ω電阻，則有助于改善ＡＤＣ性能。
ＭＡＸ５８６５的１０位ＤＡＣ可以工作在高達４０ＭＨｚ的時鐘速率下，兩路ＤＡＣ的數字輸入ＤＤ０～ＤＤ９將復用１０位總線。電壓基準決定了數據轉換器的滿量程輸出。ＤＡＣ采用電流陣列技術，用１ｍＡ?１．０２４Ｖ基準下?滿量程輸出電流驅動４００Ω內部電阻可得到±４００ｍＶ的滿量程差分輸出電壓。而采用差分輸出設計時，將模擬輸出偏置在１．４Ｖ共模電壓，則可驅動輸入阻抗大于７０ｋΩ的差分輸入級，從而簡化ＲＦ正交上變頻器與模擬前端電路的接口。ＲＦ上變頻器需要１．３Ｖ至１．５Ｖ的共模偏壓，內部直流共模偏壓在保持每個發送ＤＡＣ整個動態范圍的同時可以省去分立的電平偏移設置電阻，而且不需要編碼發生器產生電平偏移。圖２（ｂ）給出了時鐘、輸入數據與模擬輸出之間的時序關系。一般情況下，Ｉ通道數據?ＩＤ?在時鐘信號的下降沿鎖存，Ｑ通道數據?ＱＤ?則在時鐘信號的上升沿鎖存。Ｉ與Ｑ通道的輸出同時在時鐘信號的下一個上升沿被刷新。
３線串口可用來控制ＭＡＸ５８６５的工作模式。上電時，首先必須通過編程使ＭＡＸ５８６５工作在所希望的模式下。利用３線串口對器件編程可以使器件工作在關斷、空閑、待機、Ｒｘ、Ｔｘ或Ｘｃｖｒ模式下，同時可由一個８位數據寄存器來設置工作模式，并可在所有六種模式下使串口均保持有效。在關斷模式下，ＭＡＸ５８６５的模擬電路均被關斷，ＡＤＣ的數字輸出被置為三態模式，從而最大限度地降低了功耗；而空閑模式時，只有基準與時鐘分配電路上電，所有其它功能電路均被關斷，ＡＤＣ輸出被強制為高阻態。而在待機狀態下，只有ＡＤＣ基準上電，器件的其它功能電路均關斷，流水線ＡＤＣ亦被關斷，ＤＡ０～ＤＡ７為高阻態
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