與圖像編碼器相連的具有畫面分割功能的模塊設計

與圖像編碼器相連的具有畫面分割功能的模塊設計

摘要：一般畫面分割器將分割后的數字圖像轉換成復合視頻信號輸出,若要和圖像編碼器相連，實現數字圖像編碼,還得進行模數變換和視頻解碼，因此視頻信號經歷了二次AD和DA轉換以及視頻信號的編解碼，不但增加了成本和復雜度，還降低了圖像質量。論文提出了將圖像分割電路與數字圖像壓縮編碼電路有機地結合在一起的設計方案和實現方式,簡化了電路,提高了圖像清晰度。

關鍵詞： 畫面分割 視頻編碼 圖像監控

在圖像傳輸時，特別是在圖像監控場合，常需要同時傳輸多路圖像，但由于以前一般采用較低分辨率進行圖像傳輸，畫面分割后，每個子畫面的圖像質量太差，很少采用畫面分割，即使需要畫面分割，一般采用專門的畫面分割器，將畫面分割后合成的模擬視頻信號送入圖像編碼器。國外有些公司已研發出這種專門芯片 ，是將幾路要合成的視頻信號通過某些運算（如濾波，抽取等）放入SDRAM存儲器中，再將合成以后的視頻數據輸出。不過若需要分割的畫面較多，則要求芯片的處理速度很快或采用芯片復用技術（即幾個專用芯片合用以實現更多畫面的分割），否則一般較難實現9或16分割的實時顯示。這種采用專用畫面分割器的實現方式，是將數字化并畫面分割處理后的圖像數據轉換為模擬的復合視頻信號，再由圖像編碼器進行模數變換和視頻編解碼，視頻信號經歷了多次的AD和DA轉換以及視頻信號編解碼，不但增加了成本和復雜度，還降低了圖像質量。我們設計的畫面分割模塊將圖像分割電路與數字圖像壓縮編碼電路有機地結合在一起，實現具有圖像分割功能的數字圖像編碼器；由于分屏形成的數字信號直接輸入圖像壓縮編碼電路，從而簡化了電路、降低了成本，更重要的是增加了圖像清晰度。而且利用此模塊能對數字視頻信號進行各種處理，通過可編程邏輯器件的編程還可以控制各個存儲芯片的輸出，以實現任意分割，畫中畫，OSD（on screen display）等功能。

1模塊的基本原理

如圖1所示，各路模擬視頻信號經視頻解碼芯片解碼并數字化后，并將圖像畫面縮小后的8位數字視頻數據送入相應緩沖存儲器，存儲控制電路根據視頻解碼芯片輸出信號同步控制信號和所需要的分割方式，產生對緩沖存儲器的讀控制信號，使得n路緩沖存儲器輸出的數字視頻數據分時出現在數據總線上，從而形成了n路合成的CCIR601或CCIR656格式 的數字視頻信號，符合圖像編碼模塊的接口標準，然后經過圖像壓縮編碼電路進行圖像壓縮編碼，再經過通信接口電路進行遠程傳輸。圖像壓縮編碼電路，對合成后的視頻數據流進行壓縮編碼，同時完成音頻信號的壓縮編碼；通信接口電路，實現圖像、聲音、控制及其它信號的打包、復接及解復接和收發，可以采用以太網、ISDN、E1或E2通信方式。當然也可以直接接上編碼芯片（如Philps的SAA7185），以組成專門的圖象分割器，實現圖象的本地監控。

2設計實現方式

圖2是我們設計畫面分割電路主要連線圖，下面我們說明各個模塊的功能及具體的實現方式。

2．1 視頻解碼電路

視頻解碼電路用于對來自攝像機的各路視頻信號的數字化。視頻流經視頻解碼芯片的模擬視頻

輸入端口輸入，經解碼芯片輸出數字視頻信號。解碼芯片可采用有CCIR601或CCIR656格式數字視頻輸出的集成電路（如Philips的SAA711x系列或ADI、Conexant）；這里我們使用Philips的SAA7114視頻解碼芯片 。視頻解碼芯片SAA7114具有6個模擬信號輸入端，2個模擬信號處理通道和2個模擬的反混疊濾波器，2個9位模/數轉換器（ADC），可以輸出經縮放的8位數字格式YUV（4：2：2，4：1：1，4：2：0和4：1：0）信號，和SAA7113相比較，它增加了縮放功能，這也是實現畫面分割的關鍵之一�？赏ㄟ^I2C總線控制其工作方式，如選擇輸入信號通道，調節信號的處理通道的增益，亮度，對比度和飽和度等。而且在垂直消隱期（VBI）可以進行圖文（text）在屏顯示的前端控制。所以可用單片機(如ATMEL公司的AT90S8515 )通過I2C總線(由IO引腳仿真形成的數據線SDA和時鐘線SCL組成)設置視頻解碼芯片的相關寄存器來實現畫面的縮小，這樣使得輸入各路的緩沖存儲芯片的數字視頻信號是壓縮的數字視頻信號。視頻解碼芯片的8位數字視頻輸出信號直接與緩沖存貯器的8位數據輸入信號相連，相關的時鐘和場行同步信號和各路的緩沖存儲芯片的寫控制信號線相連，這樣來自每一路視頻解碼芯片的視頻數據被完全寫入相應的緩沖存貯器。而且此時解碼芯片實現了畫面的縮放功能，導致產生的行同步信號為非標準行同步信號，所以在可編程邏輯器件中用時序邏輯電路來產生標準的行同步信號 ，供后端的編碼模塊使用。

2．2 緩沖存儲模塊（FIFO）

緩沖存儲器，用于保存來自視頻解碼芯片的經縮小或放大后的一場視頻數據�？刹捎秒p端口的先進先出（FIFO）存儲器作緩沖存儲器，通過視頻解碼芯片的行場同步信號對FIFO的寫入允許和寫復位指針進行控制，實現寫入畫面縮小后的數字圖像數據。同時通過存儲控制電路對幾個FIFO的讀出允許和讀復位指針進行控制，實現各緩沖存貯器的輸出數字視頻數據以總線方式分時輸出，從而實現了畫面的拼接。而且各獨立緩沖存貯器中的數據讀取時鐘可采用第一路視頻解碼芯片的時鐘，也就是讀取各個獨立緩沖存貯器的數據的時鐘是一樣的，保證了各路數據的同步讀出，形成正確的畫面分割后的視頻數據流。緩沖存儲器可采用高速存儲器集成電路(如SDRAM、FIFO、雙口RAM、場緩沖存儲器)，但采用FIFO型場緩 ，有較簡單的控制電路。

2．3 邏輯控制模塊

邏輯控制模塊由可編程邏輯器件實現，它是整個畫面分割模塊核心部位。它利用來自各視頻解碼電路的同步信號和時鐘信號，并根據畫面分割要求，用時序邏輯電路產生各緩沖存儲器進行讀寫允許和讀指針復位控制信號，保證各路的8位數字視頻數據在總線上的分時輸出，時鐘信號和用時序邏輯電路產生的行場同步信號供圖像編碼模塊中的編碼芯片的時鐘信號和行場同步信號使用，從而形成合成的CCIR601或CCIR656格式的數據流，即滿足圖像編碼模塊的接口要

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