電子科學與技術開題報告

電子科學與技術開題報告范文

　　開題報告是寫畢業論文的第一個任務，其作用是闡述論文選題依據以及講述初步構思的實驗思路，下面是小編搜集整理的電子科學與技術開題報告范文，歡迎閱讀查看。

　　題 目：AES(高級數據加密標準) 加解密電路的設計

　　一. 課題的來源、目的、意義。國內外基本研究情況。

　　1.1課題的來源、目的、意義。

　　AES簡介：

　　1977年1月數據加密標準DES(Data Encryption Standard)正式向社會公布，它是世界上第一個公認的實用分組密碼算法標準。但DES在經過20年的實踐應用后，現在已被認為是不可靠的。1997年1月2日美國國家標準和技術研究所(NIST)

　　發布了高級加密標準(AES-FIPS)的研發計劃，并于同年9月12日正式發布了征集候選算法公告"', NIST希望確定一種保護敏感信息的公開、免費并且全球通用的算法作為AES，以代替DES。在征集公告中，NIST對算法的基本要求是:算法必須是私鑰體制的分組密碼，支持128位分組長度和129, 192, 256bits密鑰長度。經過三輪遴選，Rijndael最終勝出。2001年11月26日聯邦信息處理標準出版社發布了正式的AES標準即FIPS PUBS 197，其中制定的標準生效時間為2002年5月26日。Rijndael 算法是一種可變分組長度和密鑰長度的迭代型分組密碼，它的分組長度和密鑰長度均可獨立地指定為128bits, 192bits, 256bits，它以其安全性和多方面的優良性能，成為AES的最佳選擇。Rijndael算法能抵抗現在的所有己知密碼攻擊，它在廣泛的計算環境中的硬件和軟件實現性能都表現得非常優秀，它的密鑰建立時間極短且靈活性強，它極低的內存要求使其非常適合在存儲器受限的環境中使用，并且表現出很好的性能。

　　課題來源：

　　本課題來源于國家863高技術研究發展計劃“低成本，低功耗，高安全性無線傳感器網絡節點芯片設計”(2006AA01Z226)

　　湖北省自然科學基金資助項目“微傳感器系統SOC集成技術研究”(2006ABA080)

　　華中科技大學�；�金重點資助項目“信息安全片上系統(SOC)的防護機制研究”(2006Z011B);

　　課題目的：

　　隨著計算機應用范圍的不斷擴大，特別是在Internet高速發展的今天，如何保障計算機用戶通過網絡所傳遞的數據的私密性，如何保障涉密信息能夠安全的利用計算機來進行處理等計算機和網絡應用中信息安全的問題日益引起人們的關注。隨著Internet的不斷發展，基于Internet的應用的領域和深度與日俱增，電子商務，電子政務等與人們日常生活和工作息息相關的Internet應用也正越來越為人們所接受。當人們在享受這些應用帶來的高效和便捷的同時，也時刻面臨著各式各樣的信息安全問題，而這些問題也正成為當前影響Internet應用繼續發展的瓶頸。利用數據加密算法，尤其是新的高級數據加密標準AES，對數據進行加密來保障信息傳輸與存儲的安全性已經被證明是行之有效的。因而，研究數據加密算法的實現與加解密電路的設計對于解決Internet應用中的各項安全問題就有著很重要的作用。

　　本課題的目的旨在通過仔細研究和分析高級加密標準AES，在此基礎上對AES算法的ASIC結構進行優化，設計出密碼芯片。同時在設計中學習大規模集成電路的設計方法和設計流程，一些仿真，綜合軟件的應用，VHDL語言的編寫，為以后的工作和進一步學習打下堅實的基礎。

　　課題意義：

　　隨著Internet的快速發展，基于Internet的各種應用也日益增長。但是，由于Internet是一個極度開放的環境，任何人都可以在任何時間、任何地點接入Internet獲取所需的信息，這也使得在Internet上信息傳輸及存儲的安全問題成為影響Internet應用發展的重要因素。信息安全技術也就成為了人們研究Internet應用的新熱點。信息安全的研究包括密碼理論與技術、安全協議與技術、安全體系結構理論、信息對抗理論與技術、網絡安全與安全產品等領域，其中密碼算法的理論與實現研究是信息安全研究的基礎。而確保數據加密算法實現的可靠性和安全性對于算法理論應用到各種安全產品中起到了至關重要的作用。AES產品取代DES產品己是必然.對AES的實現和應用進行探討和研究就具有較大的理論和現實意義。

　　1.2 國內外基本研究情況

　　目前AES算法的理論研究主要集中在設計原理、安全性能分析和統計性能分析上。

　　對于設計原理，主要研究算法設計遵循的原則和整體結構。AES算法所遵循的是安全性和實現性原則，在整體結構上采用的是SP網絡結構。對于安全性能，主要研究AES算法抵抗現有已知密碼攻擊的能力。當前主要攻擊手段有:強力攻擊、差分密碼分析，線性密碼分析，Square攻擊和插值攻擊等。目前密碼分析又有了新的進展，積分分析、功耗分析和代數攻擊成為新的研究方向。對于統計性能，主要研究算法隨機化數據的能力，目前國內外研究都比較少。

　　AES 密碼算法通常用軟件或硬件實現。軟件實現易受使用條件限制，而且易受到破壞，影響數據傳輸質量。硬件實現是用專用芯片實現密碼算法，通過芯片對數據進行加密。密碼專用芯片是實現信息安全與保密的基礎核心產品，具有高保密性，高加密速率，高可靠性，體積小，重量輕，易于實現復雜功能，易于嵌入，總體成本低等優點，因此AES 密碼芯片在無線通信和Internet 應用有著廣闊的市場前景。

　　自從AES 公布以來，全世界各地提出了許多AES 核心算法的實現方法，但它們大多基于軟件的實現。軟件PC實現主要是用高級語言實現算法，并測試不同工作模式下的性能，商用的軟件加密產品還未見到。對于硬件實現，國外一些機構和大學推出了供測試的AES核(core)，如美國GMU,NSA, Helion技術有限公司等大學和機構。他們提供的AES核大都支持NIST所要求的三種密鑰長度，具有較快的加、解密速度。

　　二. 預計達到的目標、關鍵理論和技術、技術指標、完成課題的方案和主要措施。

　　2.1預期達到的目標

　　設計一個AES加解密電路，并進行仿真調試，使其功能驗證正確，并優化電路性能;

　　1.熟悉IC設計的流程以及仿真工具的使用;

　　2.對設計的加密電路進行仿真，功能驗證;

　　3.能夠從面積、速度等方面優化電路設計;

　　2.2關鍵理論和技術

　　由于AES 分組密碼算法的加密和解密是不對稱的，所以在硬件的設計過程中，盡量復用運算功能相同的單元，減小了芯片的面積;關掉處于空閑狀態模塊的時鐘，降低了功耗;提前計算輪密鑰并采用流水線結構，既降低了控制模塊的復雜性又提高了芯片的吞吐量。

　　具體包括：

　　1. 在字節替換模塊實現中，提出了一種模塊復用技術，該技術使用同一模塊實現加密和解密過程中不同的S-BOX 非線性求逆運算，從而節約了大量的硬件資源;

　　2. 在常規輪變換中，提出了一種密鑰加法和列混合變換集成化的硬件結構設計，通過一定的條件選擇，使得同一個模塊可以實現加密和解密中的線性，變換既消除了加解密硬件結構的不同又節約了大量的硬件資源;

　　3. 采用流水線結構，固定的密鑰長度，減少了控制模塊的復雜性，使加解密速度相同提高了芯片加解密數據的吞吐速率;

　　4. 采用門控時鐘技術以降低芯片的功耗。密鑰生成時關掉處于空閑狀態的加解密核的時鐘，加解密時關掉處于空閑狀態密鑰生成模塊的時鐘，降低了芯片的功耗。

　　2.3技術指標

　　要使最后設計的加密電路面積盡量小，速度盡量快，另外，也要滿足高吞吐量的要求。

　　2.4完成課題的方案和主要措施

　　本課題中要實現基于AES的硬件結構的設計與仿真，預備以以下方案步驟實施：

　　1. S 盒子的設計與仿真

　　2. 列混合變換和密鑰加法的組合�？斓脑O計與仿真

　　3. 輪密鑰的產生模塊的設計與仿真

　　4. 對整體AES 芯片的邏輯綜合物理設計仿真與分析

　　主要措施：

　　1.對于 SubBytes()和InvSubBytes()的設計，復用加解密中不同的兩個S-BOX 的求逆模塊，以實現加解密時的字節替換功能。在輪結構中集成四塊字節替換模塊，實現一個字的替換。

　　2.對于AddRoundkey 和Inv MixColumns 的設計，在常規輪中把加解密時的密鑰加與列混合變換集成在同一模塊，通過加解密信號的選擇實現了加解密的功能，這樣就可以消除加解密硬件結構的差異，同時也簡化了解密時輪密鑰處理的復雜性。

　　3.采用流水線結構，數據加解密是本設計的主要模塊，為了提高其數據吞吐速率，采用流水線結構，可以大大的提高芯片的吞吐量。

　　4.采用門控時鐘技術，密鑰生成與加解密操作分時進行，降低芯片的功耗，增加了穩定性。

　　三. 課題研究進展計劃

　　3月5日 ——3月17日：查找資料;

　　3月18日——3月31日：翻譯英文文獻;

　　4月1日 ——5月19日：畢業設計主要工作;

　　5月20日——6月8日 ：撰寫論文;

　　6月13日：答辯。

　　四.參考文獻

　　[1]Daemen J,Rijmen V.谷大武,徐勝波譯.高級加密標準(AES)算法―Rijndael的設計[M].北京:清華大學出版社,2003.

　　[2]任艷穎，王彬編著.IC設計基礎.西安：西安電子科技大學出版社，2003.

　　[3]WolkerstorferJ.,Oswald E.,Lamberger M.:An ASIC Implementation of the AES S-boxes[C]// C Boyd ed.ASIACRYPT 2001. Heidelberg Berlin: Springer-Verlag,2001:239-254.

　　[4]P Chodowiec,K Gaj.Very Compact FPGA Implementation of the AES Algorithm [C]//C D Walter et al. eds.Cryptographic Hardware and Embedded Systems (CHES 2003).Berlin Heidelberg: Springer-Verlag, 2003:319–333.

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